| Verilog HDL语言中always敏感信号对比分析 |
| 张稳稳; |
| 关键词：Verilog HDL;always语句;敏感信号;时钟边沿信号;时钟电平信号 |
| 主要内容：为了高效地利用Verilog HDL语言中always行为建模语句设计集成电路,采用比较和举例论证的方法,总结出always语句中事件控制敏感信号对设计仿真的影响。always语句中敏感信号分为时钟边沿信号和电平信号,对于敏感信号为时钟边沿 |
| 《现代电子技术》 2015,38(15):32-34+38 |
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