| Verifier提高验证完备性 |
| 林慧;蒋武;熊熙;李元祝;黄志荣; |
| 关键词：电路设计;验证完备性;ADE verifier |
| 主要内容：随着集成电路设计技术的不断发展,电路设计中经常出现一些问题。因此,设计验证技术成为了电路设计中不可或缺的部分。如何提高验证完备性,是验证技术的难题之一。本文介绍了Cadence最新发布的适用于模拟设计的ADE Verifier的工具使用流程 |
| 《电子技术应用》 2016,42(08):37-40+43 |
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