| 基于Verilog-A与Matlab的行为描述模型的CDR设计 |
| 徐卫林;吴迪;韦雪明; |
| 关键词：Verilog-A;Matlab;行为级;时钟数据恢复;系统仿真 |
| 主要内容：根据模拟集成电路系统级和行为级快速验证的需求,针对一种穿戴式超宽带射频接收前端的500 Mbps的时钟数据恢复电路(CDR)进行设计.传统CDR的Verilog-A模型一般是基于理想环路进行环路参数的分析,误差较大.利用Verilog-A与 |
| 《微电子学与计算机》 2016,33(06):104-108 |
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