| 一种4路正交时钟校准电路的设计 |
| 李中恩;黄鲁;张步青; |
| 关键词：延迟锁相环;占空比;脉冲宽度控制环路 |
| 主要内容：采用TSMC 40nm CMOS工艺,设计了一种正交时钟校准电路,它包含2个脉冲宽度调整环路和1个内嵌的延迟锁相环。与其他校准电路相比,本文校准电路无需50%占空比的参考时钟或者单端转差分(STC)电路,就能获得4路占空比为50%的时钟,还 |
| 《微电子学》 2016,46(05):647-650+654 |
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