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| - 如何选择性价比高的测试老化夹具
- 作者： 来源期刊：中国集成电路 年卷号：2017,26(03):93
- 摘要：随着半导体、集成电路行业的飞速发展,电子元件与集成电路的测试、老化需求日渐上涨,行业之间的竞争也日益激烈。如何选择性价比高的测试老化夹具也成为我公司重要课题之一。我公司一直致力于为半导体、集成电路企业提供测试老化方案,测试夹具也是公司主营产
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- 莱迪思半导体推出全新的CrossLink可编程ASPP(pASSP)IP解决方案
- 作者： 来源期刊：中国集成电路 年卷号：2017,26(03):92
- 摘要：莱迪思半导体公司近日宣布推出全新的莱迪思CrossLinkTM可编程ASSP(pASSP)IP解决方案,通过全新的三款CrossLink IP以及两款支持MIPIDSI到LVDS以及CMOS到MIPI CSI-2桥接的CrossL ink
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- 装配设计套件_下一个大突破
- 作者：John Ferguson;Tarek ... 来源期刊：中国集成电路 年卷号：2017,26(03):79-82+85
- 摘要：传统的片上系统(SoC)设计过程已经有非常完善的集成电路(IC)设计验证方法,这一点可通过晶圆代工厂提供的流程设计套件(PDK)得以体现。这些PDK中所采用的可重复的验证技术,已被证明是行之有效的。它不仅能帮助IC设计人员降低风险,更可以提
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- 测量电路中的共地干扰问题
- 作者：钱柏年; 来源期刊：中国集成电路 年卷号：2017,26(03):76-78
- 摘要：结合产品开发中的实际案例,分析了测试测量电路中的共地干扰的常见现象,产生原因,以及在电路设计和PCB布线中如何避免和解决此类问题的一些思路。为此类问题的研究,尤其是实际的产品开发,提供一些借鉴。
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- 利用Formal引擎提升复杂设计跨时钟域的检查和验证效率
- 作者：游余新; 来源期刊：中国集成电路 年卷号：2017,26(03):70-75
- 摘要：为了减少复杂设计中可能的亚稳态风险,不少公司都采用工具或人工来检查设计中存在跨时钟域的问题。传统的检查方法只能检查设计中是否做了跨时钟域的处理,却无法检查处理得是否合理,而静态Formal验证技术采用数学穷举的方法,利用断言对设计中的同步器
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