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| 时钟合成方法及系统 |
| 发明专利 |
| 申请专利号：CN200410044389.6 |
| 申请日期：2004.05.26 |
| 公开公告号：CN1705234 |
| 公开公告日：2005.12.07 |
| 主分类号：H03L7/085 |
| 分类号：H03L7/085;H03L7/093;H03L7/099 |
| 国际申请： |
| 国际公布： |
| 申请人：华为技术有限公司 |
| 地址：518129广东省深圳市龙岗区坂田华为总部办公楼 |
| 发明设计人：陈 朗 |
| 内容摘要：本发明公开了一种时钟合成方法，以解决现有技术中硬件模拟锁相环电路因受分立元器件以及模拟环路滤波器的影响，存在调节范围的受限制和调节精度较差，以及无法实现时钟性能可预置和复杂性能组合调节的问题；所述方法为：鉴相/鉴频器对参考时钟和反馈时钟进行比较，得到参考时钟和反馈时钟之间的误差；微处理器将所述误差与预期时钟性能所对应的误差控制量相减，并对相减结果进行环路滤波处理；利用环路滤波处理的结果来控制数控振荡器的调节并输出时钟。同时，本发明还公开了一种实现上述方法的系统。本发明利用不同的算法实现时钟性能的可控、可预置，性能控制精确，减少了分立元器件本身带来的器件参数对时钟合成的影响。 |
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