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| 乘累加装置 |
| 发明专利 |
| 申请专利号：CN200410084483.4 |
| 申请日期：2004.11.19 |
| 公开公告号：CN1632740 |
| 公开公告日：2005.06.29 |
| 主分类号：G06F7/544 |
| 分类号：G06F7/544 |
| 国际申请： |
| 国际公布： |
| 申请人：浙江大学 |
| 地址：310027浙江省杭州市西湖区浙大路38号 |
| 发明设计人：陈继承;刘鹏;姚庆栋;史册;王维东 |
| 内容摘要：本发明公开了一种微处理器及计算机系统，旨在提供一种用于解决处理器中需要多种乘累加模式支持的乘累加装置。该乘累加装置包括预译码单元模块、部分积产生单元模块、Wallace树型加法单元模块、累加单元模块和最终结果单元模块，并按顺序依次连接。与现有技术相比。本发明的有益效果是：提出了一种不需要产生BOOTH编码系数的部分积联合产生方法，可以将部分积产生逻辑减少一个环节，降低部分积产生电路的时延和门数，在保证功能同时减小电路实现的代价，可以均衡各个流水级的时延，满足DSP高工作频率要求。 |
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