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| 用于在微处理器中实施高效乘法累加操作的设备及方法 |
| 发明专利 |
| 申请专利号：CN200680018874.3 |
| 申请日期：2006.05.26 |
| 公开公告号：CN101185058 |
| 公开公告日：2008.05.21 |
| 主分类号：G06F9/302(2006.0 |
| 分类号：G06F9/302(2006.01)I;G06F7/544(2006.01)I |
| 国际申请： |
| 国际公布： |
| 申请人：爱特梅尔公司 |
| 地址：美国加利福尼亚州 |
| 发明设计人：厄于温·斯特伦;埃里克·克努森·雷诺 |
| 内容摘要：一种用于在微处理器中实施乘法累加操作的设备，其包含：操作数输入寄存器，其用于接收将在加法器及乘法器上操作的数据，以便对所述数据实施操作；结果输出端口，其用于向所述微处理器呈现结果；多路复用器，其用于存储结果；累加器高速缓存，其用于将累加器值存储在所述设备的内部；及控制电路系统，其用于控制所述设备的操作。 |
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